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Document DE000010239868A1 (Pages: 12)

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INID Criterion Field Contents
54 Title TI [DE] Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern
[EN] Production of column regions in semiconductor wafers used in the production of high voltage transistors comprises depositing alternating n-doped and p-doped epitaxial layer sections on a semiconductor substrate, and further processing
71/73 Applicant/owner PA Infineon Technologies AG, 81669 München, DE
72 Inventor IN Rüb, Michael, Dr., 9583 Faak am See, AT
22/96 Application date AD Aug 29, 2002
21 Application number AN 10239868
Country of application AC DE
Publication date PUB Mar 18, 2004
33
31
32		 Priority data PRC
PRN
PRD

51 IPC main class ICM H01L 21/336
51 IPC secondary class ICS H01L 21/331
H01L 29/739
H01L 29/78
IPC additional class ICA
IPC index class ICI
Cooperative patent classification CPC H01L 21/261
H01L 29/0634
H01L 29/66333
MCD main class MCM
MCD secondary class MCS H01L 21/331 (2006.01)
H01L 29/06 (2006.01)
MCD additional class MCA H01L 21/261 (2006.01)
57 Abstract AB [DE] Bei einem erfindungsgemäßen Verfahren werden tiefe dotierte Säulenbereiche oder Trenches (S) in Halbleiterwafern durch folgende Schritte erzeugt: DOLLAR A - auf einem Substrat (10) wird wenigstens eine Ebene (I-V) einer Folge (a, b, a) aus alternierenden mit einem ersten Leitfähigkeitstyp (n) dotierten und mit einem zweiten Leitfähigkeitstyp (p) dotierten Epischichtabschnitten (11, 12) in einer gewünschten Dicke abgeschieden, DOLLAR A - im Säulenbereich (S) wird eine Topologiestufe (17a; 17b) in oder auf den abgeschiedenen Epischicht(en) (12) der Folge (a, b, a) definiert und DOLLAR A - durch eine ganzflächige Hochenergieimplantation werden in einer durch eine entsprechende Wahl der Implantationsenergie gegebenen Tiefe und in einer durch die laterale Weite der Topologiestufe gegebenen Weite im Säulenbereich (S) wenigstens die mit dem zweiten Leitfähigkeitstyp (p) dotierten Schichten in mit dem ersten Leitfähigkeitstyp (n) dotierte Schichtabschnitte (15) umgewandelt.
[EN] Production of column regions (S) having a first conductivity type (n) in semiconductor wafers comprises depositing alternating n-doped and p-doped epitaxial layer sections (11, 12) on a semiconductor substrate (10), forming a topology step in or on the epitaxial layers (12), and converting the p-doped layers into n-doped layer sections using high energy implantation. Independent claims are also included for the following: (1) Trench transistor arrangement containing the doped column regions; and (2) Transistor array containing trench transistor arrangements.
56 Cited documents identified in the search CT DE000019907201A1
US000005426059A
US000006103578A
WO001997036328A1
56 Cited documents indicated by the applicant CT
56 Cited non-patent literature identified in the search CTNP
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Search file IPC ICP H01L 21/331
H01L 21/336
H01L 29/739
H01L 29/78